Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/11531/22759
Título : Extensión del juego de instrucciones de la IP "nProc" de Airbus-Crisa: diseño, verificación y validación en FPGA.
Autor : Miguel Fernández, Rita Concepción de
Universidad Pontificia Comillas,
Fecha de publicación : 2018
Resumen : Crisa (Computadoras, Redes e Ingeniería, S.A.U.) es una empresa española que se encarga de producir equipos electrónicos con aplicaciones aeroespaciales. Cuando se trata de este tipo de aplicaciones, lo más común es la utilización de FPGAs (Field Programmable Gate Array), debido a que son reprogramables y los costes de desarrollo de las mismas son más bajos que los de otros dispositivos válidos para esta función. Este proyecto se centra en mejorar una IP (Propiedad Intelectual) de la empresa, para así conseguir una mayor versatilidad de uso de la misma, ofreciendo un mayor abanico de posibilidades a futuros usuarios. Esta IP, llamada CRIP nProc, es un nanoprocesador que se emplea principalmente para command and control, así como para implementación de bucles de control. Esto lo hace procesando microinstrucciones. Inicialmente, el sistema es capaz de reconocer y procesar un set de 32 instrucciones en ensamblador, entre las que se incluyen branches, copia de registros, operaciones lógicas y aritméticas, operaciones de un bit y accesos a memorias externas. Durante el desarrollo de este proyecto, se ampliará este set de instrucciones, incluyendo operaciones direccionadas mediante punteros – con y sin offset –, comandos para poder acceder al offset y modificarlo, y desplazamientos de registros. De esta manera, se incluirán 13 nuevos comandos, obteniendo así un total de 45 instrucciones que el nanoprocesador reconoce. Además, se otorgará una gran versatilidad al sistema, añadiendo la posibilidad de escoger entre una memoria de instrucción interna o externa. También se podrá diferenciar entre el tamaño máximo que se puede utilizar de las memorias, y el tamaño real que se utiliza en una implementación concreta. Por último, se ampliará el tamaño de la memoria del nanoprocesador, cambiando de una capacidad de almacenamiento de 2^16 registros a una de 2^32.
Crisa (Computadoras, Redes e Ingeniería, S.A.U.) is a Spanish company dedicated to produce electronic equipment with aeroespacial applications. When it is about this kind of applications, the device most used is an FPGA (Field Programmable Gate Array), because they are reprogrammable, and the development costs are lower than the associated to other devices appropriated to this function. This project is centered in improve an IP (Intellectual Property) of this company, due to achieve a higher versatility in its use, offering a largest range of possibilities to future users od the system. This IP, named CRIP nProc, is a nanoprocessor that it is used principally in command and control applications and in control loops implementation. This is possible processing microinstrucions. Initially, the system is capable of recognize an process a set of 32 microinstructions in assembler code, among which are branches, register content copy, logical and arithmetical operations, bit operations and external memory accesses. During the development of this project, this set of instructions will be enhanced, including pointer addressing operations – with and without an offset –, commands to be able to access the offset and modify it, and register shifting. In this way, there will be included 13 new commands, obtaining a total of 45 instructions that the nanoprocessor recognizes. Furthermore, a grand versatility of the system will be granted, adding the possibility of select between an internal or an external instruction memory. It also will be possible to distinguish between the maximum size of the memories and the real size that it is been used in a concrete implementation. Last but not least, the size of the memory of the nanoprocessor will be augmented, been able to store 2^32 registers instead of the initial 2^16.
Descripción : La IP "nProc" es un microprocesador con un máximo de 64 instrucciones, de las cuales 32 ya están definidas. El objetivo es dotar a la IP con nuevas instrucciones de direccionamiento indirecto (para la implementación de punteros), así como el soporte HW necesario para gestionar cambios eficientes de contexto. Todos estos cambios se implementarán y verificarán en VHDL, para posteriormente ser validados en una FPGA reprogramable.
URI : http://hdl.handle.net/11531/22759
Aparece en las colecciones: H62-Trabajos Fin de Máster

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