Acelerador de red neuronal (NN) en FPGA para reconocimiento de dígitos (OCR), diseño de sistema de captura y estudio comparativo

Abstract

Este Trabajo de Fin de Grado desarrolla un acelerador hardware para una red neuronal multicapa de reconocimiento de dígitos manuscritos, implementado en VHDL sobre una FPGA Basys 3. La solución se evalúa comparando su rendimiento, exactitud, latencia y consumo energético frente a una implementación software y en hardwares de uso general.

This Bachelor's Thesis presents the development of a hardware accelerator for a multilayer neural network for handwritten digit recognition, implemented in VHDL on a Basys 3 FPGA. The proposed solution is evaluated by comparing its performance, accuracy, latency, and energy consumption against a software implementation and general-purpose hardware platforms.