Integración en VHDL de la extensión CHERI en un softcore RISC-V en FPGA para seguridad de memoria

Abstract

Este trabajo presenta la integración de una versión simplificada de la extensión CHERI (Capability Hardware Enhanced RISC Instructions) en un softcore RISC-V implementado en VHDL. Para ello se han añadido registros de capacidades, memoria etiquetada y nuevas instrucciones orientadas a la protección de memoria. La implementación se ha validado mediante una simulación funcional, verificando la restricción de accesos no autorizados y la mejora de la robustez del sistema frente a vulnerabilidades de memoria habituales.This paper presents the integration of a simplified version of the CHERI (Capability Hardware Enhanced RISC Instructions) extension into a RISC-V softcore implemented in VHDL. For this, capability registers, tagged memory, and new instructions aimed at memory protection have been added. The implementation has been validated through functional simulation, checking the restriction of unauthorized access and the improvement of the system’s robustness against common memory vulnerabilities.